棋牌注册送彩金30|第二章低功耗原理研究 11 耗很小。因此降低动态

 新闻资讯     |      2019-11-30 03:47
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  高电压向低电压转换电路当电平从VDDL转换为VDDH 由于低电压输入信号没有能把NMOS输入端足够打开 导致一个更长的且不被接受的上升或下降时间。对于输出隔离 同一电压域的所有隔离单元可以共用一个控制信号。而在待机模式下 无论采用怎样的优化技术 实现了什么样的优化策略 都会有静态漏电功耗的存在。12门控电压结构 如下为power switch单元的库信息 cell Simple CG Switch switch cell type coarse grain 第二章 低功耗原理研究 19 pg pin VDDG pg type primary power direction input voltage name VDD pg pin VDD voltage name VDD pg type internal power direction inout switch function SLEEP pg function VDDG pin SLEEP switch pin true capacitance 掉电保护寄存器Retention Register 在电源关断模块有可能要求register对关断前的数据进行锁存或者在电源打开后要求对锁存的数据进行恢复 这就需要特 殊的单元Retention Register。第二章低功耗原理研究 11 耗很小。综合工具插入门控时钟时需要遇到如下RTL代码 always posedge CLK begin Dataout Data end上述代码在综合时 如果不定义门控时钟将生成如图2 4所示的电路。Isolation cell根据钳位值不同分为与型和或型结构 其结构如图 11Isolation cell 结构 信号阻隔单元Isolation cell的插入可以分为两种位置 既可以插在带电压关断电压域的输出 也可以插在一般电压域的输入。

  当一块芯片中不同的部分有不同的速度要求时 可以采用多电压域设计。当电压下降时 高电压域的VDDH转换到低电压域的VDDL电压差不能超过VDDL的25 否则将促使时序失效。当EN为0时 由于有反馈回路 MUX的输出端保持不变 但是由于时钟端不停翻转 寄存器会一直在时钟上升沿到来时读取data in的数据 这样会带来不必要的功耗。下面分别进行介绍 电平转换单元level—shifter 在电路中设置不同的电压域时 当信号从一个电压域发到另一个电压域的接受端 由于逻辑电平电压不一致 电平转换单元必须使得信号从原电压转换为新的电压域的正常电压。第二章 低功耗原理研究 15 10低电压向高电压转换电路 如下为一个电压从低到高的level shifter库的例子 cell Buffer Type LH Level shifter levelshifter true level shifter type LH pg pin VDD1 voltage name VDD1 pg type primary power std cell main rail true pg pin VDD2 voltage name VDD2 pg type primary power pg pin VSS voltage name VSS pg type primary ground pin directioninput related power pin VDD1 related ground pin VSS input voltage range directionoutput related power pin VDD2 related ground pin VSS function powerdown function VDD1 VDD2 VSS output voltage range 基于IEEE1801 UPF2 0低功耗数字设计与实现 16 信号阻隔单元isolation cell 对于电源关断技术 电源关断区域的输出信号在电源关断时处于不定态 这种不定态会导致其负载单元出现内部电流 从而导致不期望的功耗。未使用门控时钟的综合电路门控时钟的实现方式 可以基于“与“门” 基于“或”门 基于触发器或者基于latch 12 。在设计中 逻辑模块根据功耗分为独立的电压区域 高速区域采用高供电电压 对时序要求比较低的区域采用低供电电压。如图2 基于IEEE1801 UPF2 0低功耗数字设计与实现 12 为插入门控时钟后的电路结构 综合后门控时钟电路图门控单元库可以像其它逻辑库一样被综合工具design complier读入 13 。但是时钟树的延时必须小于1 2周期的限制。同样这种输出隔离的方法会节省隔离单元的数量。为了实现多电压域低功耗设计 最重要的是选择标准单元。所以采用多域值电压库作为设计实现的目标库 在设计中尽可能多地用高域值电压的标准单元 仅在关键路径上为了满足时序要求采用低域值电压的标准单元 这样就可以最大限度地减小标准 单元的漏电流 从而降低静态功耗 16 17 多电压域与电压关断设计当模块供电电压较高时 其功耗较高 运行速度较快。它还 有两个控制信号save和restore 用于控制是否锁存数据或者恢复数据。而时钟关断技术正是基于这种思想 关闭时序不见的时钟即可使之保持静止状态 同时以这些时序不见输出为输入信号的组合逻辑也将处于静态 因此门控时钟可以很好的达到关闭子模块或者子电如图2 6为插入门控时钟后clock gating输出的时序描述 插入门控时钟后输出时序插入门控时钟后 门控电路取代了多路选择器 并且门控单元小于多路选择器 使得芯片面积减小。因此降低动态功耗的一种重要思想就是减少电路中冗余的状态翻转 使更多的电路处于静态而降低功耗。这样可以再采用了各种低功耗技术的基础上 进行进一步的功耗优化 而且能达到很好的优化效果。

  实现电源关断的方式有两种 可以分别选择从电源 VDD VSS的连接来实现Power Gating 这两种Power Gating Cell被形象的称为Header Switch和Footer Switch。因此降低动态功耗的一种重要思想就是减少电路中冗余的状态翻转 使更多的电路处于静态而降低功耗。多阈值电压技术随着工艺尺寸从130nm 90nm降到甚至更低 多阈值电压设计成为减小漏电功耗常用的方法。当EN为1时 data ind的值会同多MUX传送至寄存器的输入端 当CLK上升沿到来时 数据传至data out。采用如图2 7结构 可以有效的解决上一问题。

  反之 当模块供电电压较低时 其功耗较低 运行速度较慢。基于与门的时钟控制电路结构简单 实现方便 但是可能产生毛刺 适用于简单的设计中 基于D触发器时钟控制结构简单 但是时钟至少为二分频电路。从放置Isolation Cell的位置来看 放在电压关断电压域的输出要比放在一般电压域的输入有些重要的有点。相比而言 电压下降实现难度较低 电压升高则更难以实现。信号阻隔单元的单元库如下为例 cell Isolation Cell isolationcell true dont touch true dont use true 第二章 低功耗原理研究 17 pg pin VDD voltage name VDD pg type primary power pg pin VSS voltage name VSS pg type primary ground pin directioninput related power pin VDD related ground pin VSS isolation cell data pin true pin EN direction input related power pin VDD related ground pin VSS isolation cell enable pin true pin directionoutput related power pin VDD 基于IEEE 1801 UPF2 0低功耗数字设计与实现 18 related ground pin VSS function ENpower down function VDD VSS timing related pin ENcell rise template 门控电压单元power gating 对于电源关断技术 需要Power Gating Cell 也称MTCMOS 来实现电源的关断。7所示为90nm工艺下晶体管延时与漏电流的关系14 15 8所示为多阈值电压下漏电流和晶体管延时的曲线关系第二章 低功耗原理研究 13 晶体管延时与漏电关系从图中可以看到 高阈值电压的标准单元漏电流小但速度慢 低阈值电压的标准单元则速度快但漏电流大。并且由于减少了数据路径上的MUX单元 使得数据路径延迟减小 提高了芯片的性能。如图2 13所示 它有两个电源 一个用于模块电源未关断时的工作用电 一个用于模块电源关断时的用电。而时钟关断技术正是基于这种思想 关闭时序不见的时钟即可使之保持静止状态 同时以这些时序不见输出为输入信号的组合逻辑也将处于静态 因此门控时钟可以很好的达到关闭子模块或者子电路的目的 在早期的设计中 工程师们通常是通过改动前端RTL代码的方法手动插入门控时钟。这种方法工作量大 并且容易引起毛刺等错误 随着芯片规模的逐渐增大 这种方法变得任务量繁重 逐渐被淘汰。门控单元库可以适用于任何逻辑多重使能输入 测试时钟输入 全局扫描输入 异步复位锁存等端口。其中包括电平转换单元 level—shifter 信号隔离单元 isolation—cell 门控电压单元 power gating 寄存器掉电保护 Retention—Register 特殊单元 always 等等18 19 20 。它们的结构如图2 12所示。适用于和分频电路混合适用 目前应用中 基于latch的门控时钟比较常用 因为其有门控安全 对时序影响小 且不容易产生时钟网络的毛刺等优点。基于IEEE 1801 UPF2 0低功耗数字设计与实现 20 13掉电保护寄存器 Retention Register的库单元描述如下所示 cell RETENTION DFF retention cell ret dff area pgpin VDDB voltage name VDDB pg type backup power pin RETN direction input capacitance nextstatetype data related power pin VDDB related ground pin VSSG retention pin save restore第二章低功耗原理研究 11 耗很小!

  而对于输入隔离 一个模块可能需要多个隔离控制信号。这些电路各有各自的优缺点。对于输入隔离 穿过不同电压域的输出信号仅需要在输出端插入一个隔离单元。目前新型的EDA工具都支持自动在综合阶段插入带clock gating的库 11 。为了减少这种静态漏电功耗 可以采用电压关断技术 基于IEEE1801 UPF2 0低功耗数字设计与实现 14 时不需要工作的模块 而将其它需要长期工作的模块保持供电 这样可以有效的降低功耗。而对于一个输入隔离 每个电压域都要求插入它相应电压域的隔离单元。所以对于多电压域有共同信号走向时 输出隔离的方式可以比输入隔离的方式节省隔离单元的数量 也即相应的节省了面积和负载。分为电压升高和电压下降两种情况。所以需要在电源关断区域的输出信号上插入Isolation Cell来实现对不定态的隔离。